客戶應(yīng)用、問題情況簡介：
低功耗穩(wěn)壓芯片(LDO)：JC75H33,客戶的原理圖電路設(shè)計沒有任何問題，但在PCB Lay板時，存在設(shè)計缺陷。
在低功耗穩(wěn)壓芯片(LDO)JC75H33的輸出端，客戶布板的電容位置距離低功耗穩(wěn)壓芯片(LDO)JC75H33距離較遠，
且低功耗穩(wěn)壓芯片(LDO)JC75H33芯片的輸出端電容通過PCB板過孔接地且線徑過細、走線過長，導(dǎo)致:低功耗穩(wěn)
壓芯片(LDO)JC75H33的地與輸出端電容的地并非共地。最終結(jié)果為：客戶輸出端的電壓為鋸齒波，而非一條平
直的3.3V輸出。因輸出電壓不穩(wěn)，可能會導(dǎo)致客戶的MCU復(fù)位。具體問題分析過程及結(jié)論如下：
1、產(chǎn)品應(yīng)用原理圖：
2、事件說明：
客戶生產(chǎn)電表，生產(chǎn)數(shù)量不詳，提供壞品綫路板3PCS，發(fā)現(xiàn)上電瞬間會有約70mS掉電，輸出3.3V異常，請FAE幫忙分析原因。
處理過程：
（一）對客戶提供的**品板經(jīng)上電測試后，確實存在輸出3.3V異常現(xiàn)象。
（二）分析客戶失效產(chǎn)品發(fā)現(xiàn)：
1，低功耗穩(wěn)壓芯片(LDO)：JC75H33輸出電容距離芯片較遠,并且輸出電容的GND與LDO的GND引腳通過PCB板過孔相連接，該種佈局方式可能會導(dǎo)致LDO在受到外界干擾時，無法準確快速響應(yīng)。
2，客戶PCB板采用上板和下板拼接的方式，上板為高壓部分，下板為低壓部分。LDO所處的位置距離輸入高壓電容比較近，在高壓上電瞬間，低功耗穩(wěn)壓芯片(LDO)：JC75H33容易被輸入端干擾。
問題分析:
1，針對上述1現(xiàn)象，將輸出電容焊接到芯片VOUT與GND旁邊，并且將芯片GND與系統(tǒng)GND通過粗導(dǎo)綫相連，進行上電，LDO輸出波形有明顯改善。
2,針對上述2現(xiàn)象，將上下板間隔距離加大，其他不變，進行上電實驗，LDO輸出波形有明顯改善。
建議事項或解決方案：
建議客戶加大上下板間距或?qū)DO輸出電容改到距離LDO輸出端較近的位置並改善地綫佈局。
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